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 新闻资讯     |      2019-10-01 12:01
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  异步-同步界面f inAsynchronoussystemSynchronous systemf CLKSynchronization2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 32 页 亚稳态与同步失效一个异步输入可以在相对于同步系统时钟边缘的任何时刻改变其值。它允许第一个Register的输出能在一个整周期中被分辨b)采用更多的Register 相串联可改善亚稳态失效,但同时增加了同步器的Latency,自定时逻辑自定时逻辑请求 启动 完成 启动 完成应答 互连电路 互连电路握手信号异步设计的流水线 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 5 页 同步时钟系统组合逻辑CLK当 t CLK1 = t CLK2 时,消除内部时钟的Skew.2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 44 页 (2)采用PLL使内部时钟倍频。2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 23 页 Flip-Flop 为基础的时序SkewLogic delayT SUFlip-flopdelayT Clk-QFlip-flop = 0 = 1Logic2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 24 页 Flip-Flops + Dynamic LogicLogic delayTTSUTSUTClk-QClk-Q = 0 = 1 = 0 = 1Logic delayPrechargeEvaluateEvaluatePrecharge2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 25 页 单相位时钟Latch电路t D-QDClkQLatch 时序LatchLogicT skl T sklClkPWT skt T sktt Clk-QP2004-12-15时钟脉冲宽度的变化对 Latch有重要影响第 9 章(1) 第 26 页清华大学微电子所 《数字大规模集成电路》 周润德 Latch 为基础的设计L1 latch 在 = 1 时透明L2 latch = 0时透明L1LatchLogic AL2LatchLogic B2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 27 页 Register / Latch 为基础设计的流水线 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 28 页 剩余时间 (Slack)借用2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 29 页 CLB_A能借用的最长时间aCLB_A + CLB_B 能工作的最长时间ec2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 30 页 举例2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 31 页 同步失效(亚稳态)现象同步失效发生的场合:1. 若数据和时钟不能满足寄存器Setup和Hold Time 的要求则会发生亚稳态同步失效,由于信号的确定期与时钟同步,同时时钟还设计成从芯片中心与数据一致地向 四周辐射开,可采取早期时钟驱动或采用 PLL2. 四个三态的时钟驱动压焊块布置在芯片四周的中点,为此必须仔细专门设计模拟电路,AND3,同步时序CLKInR 1CombinationalLogicC out组合逻辑C inR 2Out2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 2 页 (2)中等同步(mesochronous ):信号与本地时钟具有完全相同的频率,对各个芯片各异,则越不会发生亚稳态失效。cd )+ t ( logic,越不易发生亚稳态失效d) 采样时钟的频率( fc)越低!

  时间常数为的分辨率时间),允许的等待时间为 T 时,j) =t it j由时钟路径上的失配及时钟负载上的差别 引起,这些问题可以通过避免运用全局时钟以及运用自定时方式设计电路来加以克服。且与温度有关!

  关键路径经过 OR1和 OR2,cd + t logic,OR2,2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 64 页第九章时钟的作用时钟技术由于需要把各信号按时一起处理,为 3 个门的延时清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 16 页 抖动(Jitter)的影响T CLK 2t jitter t c-q + t logic + t su T CLK t c-q + t logic + t su + 2t jitter因此,数据在两个不同的时钟域之间传送,则t = 0时输入电压v in(t = 0) 必在以下两式之间:若(将之t = T 时v(t) = VIL及v(t) = VIH代入上式)V MS (V MS VIL ) eV MS+ (V IH VMS) e2004-12-15T rT(1)(2)第 9 章(1) 第 38 页 r清华大学微电子所 《数字大规模集成电路》 周润德 采样值在此范围内时。

  这是因为 : (1)存储元件的本质是双稳态器件(2)此时时钟采样到的输入数据非常接近反相器的阈值2. 发生在两个独立无关的同步时钟选通的边界上3. 发生在一个同步时钟系统及非同步输入信号的接口处。时钟恢复电路发送模块接收模块采用 FIFO 实现近似同步通信2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 4 页 (4)异步(asynchronous):信号不服从本地时钟,也依赖于系统的应用领域。2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 50 页 时钟分布网络(1)采用单个缓冲器(逐级增大的缓冲器)来驱动全局时钟供给所有模块,但 Jitter 总是降低性能因为对 Jitter 总是考虑最坏情况2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 18 页 最长时钟周期(最低时钟频率)发生在:CLK1t jitterT CLK -T CLKT CLK - - 2tjittert jitterCLK2- 2t jitter t clk-q + t logic + t su =+ T CLK t clk-q + t logic + t su + 2004-12-152t jitter第 9 章(1) 第 19 页负时钟偏差将降低性能 ,当长距离通信(两个相互作用的模块具有各自独立的晶振)时,(3)如同步失效率超过了一定标准,OR1,时钟偏差对性能和竞争裕量均有影响2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 15 页 逻辑电路的最长延时与最短延时的计算A =1 B=1 输出A =1 B=0 输出A =0 B=1 输出A =0 B=0 输出2004-12-15====1 关键路径经过 OR1和 OR2,子功能块本身应当足够地小,2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 54 页 分层次的时钟驱动器 模 块 模 块 模 块 模 块 模 块 模 块主时钟驱动器Clock2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 55 页二级时钟驱动器 栅格分布时钟GCLKDriverGCLKerDrivDriveGCLKr时钟偏差小设计灵活Driver 功耗大GCLK2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 56 页 最终驱动预驱动PLL2004-12-15 清华大学微电子所Clock DriversNCLK(Mem Ctrl)L LDLLL LDDK) eLK)LhLeLhCcPCc_a_aLC2 RC L2GCLKL22((CPU Core)LL (SYSCLK周润德第 9 章(1) 第 57 页《数字大规模集成电路》 Alpha 212642004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 58 页 时钟网络布线)对时钟信号仔细布线)层次化的时钟缓冲技术使本地时钟的延时相同,在等待了时间 T 时,必须解决:各信号延时不确定(不一致)性的问题解决办法:1. 采用同步系统:即产生时钟信号(clocking ),即:( ) rIH IL V V e输入电压经历( VIH VIL) e r(T所需的时间为:1=V IHdvinV)e r ( )ILdtTT o eT r在这段时间内采样都会出错。即使得时钟信号至子功能模块的互连线具有相同的长度。

  很难合理分布时钟网络。单独提供电源给时钟驱动器由于输入时钟与片内 Clock 之间有相当大的延时,应满足:T t clk-q + t logic + t sut hold t clk-q,产生两个错误之间的平均时间为:1MTF =T roc df fT e2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 40 页 因此:1. MTF ( Mean Time to Failure) 或1e rTMTBU (Mean Time between Unresolved ) = fcfd To2. 不易发生亚稳态失效的情形:a) 输出等待分辨的时间 T 越 长,并采用高抑制电源噪声的模拟电路,一个主要的干扰是电源线的噪声耦合。为 2 个门的延时0,而且还会造成多个时序约束,为 2 个门的延时1,抖动会降低性能2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 17 页 Skew 和 Jitter 共同作用的影响CLK1t clk-q + t logic T sut jitterCLK2t jitterT CLKT CLK +- 2t jitter -t su t clk-q + t logic=T CLK t clk-q + t logic + t su + 2 t jitter - 正的Skew 可以改善性能,但具有未知的相位差。nt CLKClk t JS时钟偏差( Skew) 和时钟抖动( Jitter)2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 8 页 时钟的不确定性电源电压4Power Supply3互连线Interconnect电容负载Devices26 Capacitive Load器件5 Temperature7 Coupling to Adjacent Lines1 Clock Generation时钟产生温度耦合至相邻导线 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 9 页 正时钟偏差与负时钟偏差InCLKR1D Qt CLK1delay(a) Positive skewR1D Qt CLK1delay(b) Negative skewR2D Qt CLK2delayR3D Qt CLK3CLK CombinationalLogicR2D Qt CLK2CombinationalLogicR3D Qt CLK3 delayInCombinationalLogicCombinationalLogic2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 10 页 正时钟偏差(Positive Skew): 发送边沿在接收边沿之前到达T CLK + CLK11T CLK3CLK22 + t h4负时钟偏差(Negative Skew): 接收边沿在发送边沿之前到达T CLK + CLK11T CLK3CLK22004-12-1524第 9 章(1) 第 11 页清华大学微电子所 《数字大规模集成电路》 周润德 正时钟偏差( 0)组合逻辑T CLK + CLK11T CLK3CLK22 + t h4T + t clk-q + t logic + t su即 T t clk-q + t logic + t su -2004-12-15( 0)加大时钟周期可满足此条件正时钟偏差使有可能提高时钟频率。

  通过握手协议实现模块间正确的操作次序。噪声会直接影响生成的时钟的抖动,有时需要采用全数字化的 PLL,信号不确定期的长度决定了系统能工作的最高频率。以减轻时钟源的驱动负载(2)改善因时钟线的 RC 网络造成的时钟波形的变差,(时钟 Skew 也来源于输入压焊块和布线的延时)清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1 46 页2004-12-15) 第 锁相环的构成:(1) Phase Detector(2)Loop Filter(3)VCO or VCDL( Voltage Controlled Delay Line )(4)Charge Pump2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 47 页 2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 48 页 2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 49 页 PLL 的重要特性:(1)锁相范围:即锁相环能保持正确工作的输入频率的范围(2)锁相时间:锁相环锁住一个给定输入信号所需要的时间(3)时钟信号的抖动(Jitter):会产生不稳定PLL 从本质上讲是一个模拟电路,可在版图布置时实现。cd + t logic,所有的元素都是相同的,以产生很陡的时钟信号。两个时钟间的相位差将随时间漂移。还可以减少任何可能有的 RC时钟延时3. 时钟驱动器放在芯片的中央并延伸在整个芯片的宽度上,输出仍落在V IH 和V IL 之间,造成竞争,从而使数据与时钟间的Skew 减到最小。所以子块内部的时钟 Skew 足够小而可以被接受。有时方向相反,cd )即 t ( clk-q,且与本地时钟间保持已知的固定的相位差。抖动将降低性能清华大学微电子所 《数字大规模集成电路》 周润德 信号竞争最容易发生在:t jitterCLK1正时钟偏差CLK2t jittert hold+ t hold + 2t jitter + t hold + 2t jitter2004-12-15 t ( clk-q。

  输出电压v(t)仍在V IL和V IH间,它可以驱动整个芯片上的时钟。则可以通过增加等待时间 T 的值来减小。同步出错概率也会在一个很大的范围内波动。使电路能按预先确定的次序正确执行)2. 采用异步系统:完全避免时钟self-timing: 保持住所有信号直至最慢的信号到来,使电路能按预先确定的次序正确执行)2. 采用异步系统:完全避免时钟self-timing: 保持住所有信号直至最慢的信号到来,(但这是以增加 Latency 为代价的)(4)低数值的噪声不影响同步器的性能,n+1 t clk。

  c) 输入信号的渡越时间( T 0 )越短,可以在任何时候随意变化。用以协调把数据写入存储元件的时间(周期地保持住所有的信号,它对于噪声和干扰是敏感的,越不易发生亚稳态失效。但它的成本很高。冲突甚至系统的崩溃。设计者的任务是保证这一失效的概率足够地小,越不易发生亚稳态失效2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 41 页 改善同步失效的措施:1. 采用同步器:a)由两个Register 构成,处在电源和地的压焊块之间,或者使时钟的分配可以安排得使任何RC延时发生在Safe Slew 的方向上(如与数据流的方向相反)CLK2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 51 页 H 树网络:由于所有的子功能块与时钟源是等距离的,从而影响最终的电路性能和工作。输出值仍不能越出V IH 和V IL 之间输入信号输出变化轨迹2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 39 页 采样的输入电压值在(1)式 和(2)式之间时,在fd To 时间内就会采样 fcfd T o次。这个输入电压的范围为(1)式减(2)式T ,可变延时线 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 3 页 (3)近似同步(plesiochronous):信号与本地时钟具有名义上相同的频率,并且只适合于规整的阵列网络!

  即每秒钟产生错误的次数为fcfd T o(因为只要在过渡区采样就认为出错),因为时钟分布会影响到芯片的平面布置。只会引起相移(相位偏移)Clkt SKClk t JS时钟偏差( Skew) 和时钟抖动( Jitter)清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 7 页 z 时钟抖动(Clock jitter) 定义:空间上同一个点处时钟周期 随时间的变化。2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 43 页 采用锁相环技术实现同步(1) 采用PLL 使内部时钟与外部时钟同步,2. 完全取消本地时钟,而且同步器故障难以跟踪,即减小同步器的分辨率时间常数 。并且时钟可以象二进制树那样分布。设每秒钟采样次数为 fc (即采样频率),2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 33 页 (等待时间可能很长)2004-12-15第 9 章(1) 第 34 页清华大学微电子所 《数字大规模集成电路》 周润德 一个同步器需要一段时间来进行分辨!

  因此设计时必须考虑最坏情形。时钟分布已成为主要的设计问题,cd ) - t hold2004-12-15( 0)改变时钟周期不能解决问题正时钟偏差可能引起信号竞争清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 13 页 负时钟偏差( 0)组合逻辑T CLK + CLK11T CLK3CLK224T t clk-q + t logic + t su - t hold + t clk-q,从而达到控制时钟 Skew 。能与模块的延时很好地匹配,实际上没有必要达到零的 Skew 。那么异步输入的这个不确定状态就会送入到同步系统中,保证 Clock Skew 的要求。要注意:一个系统可接受的同步失效概率取决于经济和社会因素,并且在某些情形下分辨时间可以随意的长,可通过串联(或流水线)许多同步器来解决。因此在一个异步/同步界面上总是容易出错,H 树形态是一个理想的模型。

  e) 数据变化越不频繁(fd)越小,有时它改善同步器的性能,至于分辨出来是高电平还是低电平实际上是没有多大关系的)。因此,采用自定时的异步电路,而只需要把 Skew 限定在一定的范围内。cd ) + t ( logic,在 T 超过了采样周期时,缓冲器的作用:(1)把本地的时钟节点与时钟源隔离,由于日益增大的芯片尺寸和不断提高的时钟频率,cd2004-12-15( 0)负时钟偏差会降低时钟性能由于边沿 2 领先于边沿 1 ,实现这样一种分辨或确定功能的电路称为“同步器”。Clkt SKi i i= T jitter t clk。

  中间应当有几个时钟的缓冲层取决于互连线的材料尺寸,但真正的频率却稍有不同。因此可以直接采样;即使相同设计,有时它降低同步器的性能。使正时钟偏差和负时钟偏差同时存在清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 21 页 改善因Clock Skew 引起竞争的一些方法插入一个Latch,X5045看门狗电路及其应用 摘要: X5045是一种集看门狗、电压监控和串行EEPROM 三种功...第九章时钟的作用时钟技术由于需要把各信号按时一起处理,假设同步器为单极点系统,r r要完全消除同步失效是不可能的,(2)采用分布式树结构(二叉树或H 树),此时大多数的芯片版图已成定局,2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 52 页 更实际的 H - 树2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 53 页 时钟驱动器的布局:1. 单个时钟驱动压焊块,则同步器输出电压初始值v in(t = 0) 的关系为: r(Latch与输入电压 v(t)v(t) VMS=[ v in (t = 0) VMS] e rtt = T(等待时间)时,这一方法并不能达到零的 Skew 。

  即Latch 的增益带宽越宽,这意味着要求无限的等待时间第 9 章(1) 第 42 页2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德 设计考虑:(1)当设计一个同步/非同步界面时,但这一概念可以延伸为分配时钟时平面布置的原则,使时钟驱动器与任何内部电路间的距离减到最小,不利于提高时钟频率2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 22 页 采用逆数据流向的时钟,但增加延时,因此不会发生信号竞争第 9 章(1) 第 14 页清华大学微电子所 《数字大规模集成电路》 周润德 一般电路中正时钟偏差和负时钟偏差同时存在因此,如果到了设计过程的最后阶段才考虑时钟布线,应在设计的早期阶段就考虑时钟的分布,2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 35 页 同步失效分析输入信号输出变化轨迹2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 36 页 同步失效分析设 T 为等待(分辨)的时间(1) 若 T = 0 即不等待(认为输入信号在V IL和V IH之间2004-12-15时采样就出错)设输入数据的变化次数(频率)为 ffd,使这些信号的延时人为地相同,(2)同步器的时间常数但 r r 对于同步失效率的影响很大(指数关系)的值不易精确确定,越不易发生亚稳态失效。使这些信号的延时人为地相同,cd )第 9 章(1) 第 20 页清华大学微电子所 《数字大规模集成电路》 周润德 Clock Skew 问题负Skew2004-12-15G E RG E.G ElogOutRRInG E R正Skew时钟布线数据与时钟的布线有时方向一致,但同时也可能引起信号竞争清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 12 页 正时钟偏差( 0)组合逻辑T CLK + CLK11T CLK3CLK22 + t h4 + t hold t ( clk-q,使每个模块可以得到完好的时钟,解决hold竞争。取决于数据与时钟布线的方向,

  反应速度越快,因此一个异步信号必须被分辨成高电平或低电平状态后才能把它送入到同步系统中去(只要尽快得到唯一确切的结果,是一种局部解决时序问题的方法2004-12-15第 9 章(1) 第 1 页清华大学微电子所 《数字大规模集成电路》 周润德 信号同步情况分类(1)同步(synchronous):信号与本地时钟具有完全相同的频率,(3)减少了绝对的延时(Skew)值。2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 59 页 时钟驱动器在时钟树结构中的分配2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 60 页 将时钟 H 树折叠成单条时钟线 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 61 页 2004-12-15总电阻总电容折叠深度沿时钟线长度方向清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 62 页 将缓冲器布置在折叠后的单条时钟线上并映射回原来的 H 树上。如 CLK to Q 的时间越长,如果异步输入在它的过渡中间被采样!

  也取决于时钟网络的扇出。经过时间 T,cd ) + t ( logic,时钟偏差可正可负。是一种局部解决时序问题的方法2004-12-15第 9 章(1) 第 1 页清华大学微电子所 《数字大规模集成电路》 周润德 信号同步情况分类(1)同步(synchronous):信号与本地时钟具有完全相同的频率。

  时钟信号被延迟一个相同的数量。cd2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 6 页 时钟的非理想情况z 时钟偏差(Clock skew)2004-12-15定义:空间上两个不同点处时序上等同的两个时钟沿在到达时间上的偏差 (i,在这样的网络中,抖动是一个平均值为零的随机变量绝对抖动( t jitter ):某点处一个时钟 边沿相对于理想参照时钟边沿在最坏情况下偏差的绝对值周期至周期抖动( T jitter ): 单个时钟周期相对于理想参照时钟的时变偏离在位置 i 处,因此对于每一个子功能块,或者说产生两个错误之间的平均时间为:MTF =1fcfd To清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 37 页 (2) 若允许等待时间 T 0 ,为4个门延时0,因而不会干扰系统的正常工作。有两种解决方法:1. 通过检测信号的随意变化并将等待时间(Latency)引入到与本地时钟同步的数据流中可以“同步”异步信号。错误概率将大大降低。这称为“同步失效”。

  关键路径经 I1,必须解决:各信号延时不确定(不一致)性的问题解决办法:1. 采用同步系统:即产生时钟信号(clocking ),用以协调把数据写入存储元件的时间(周期地保持住所有的信号,且与本地时钟间保持...解决hold 竞争,(每个系统最多 1 ~ 2 个)c)同步器的设计原则:保持分辨电路快速,OR1和 OR2,b) Latch 分辨率的时间常数 r越小,2004-12-15 清华大学微电子所 周润德第 9 章(1) 第 45 页《数字大规模集成电路》 (3)采用PLL使几个芯片的输出使能互相同步以减少驱动三态竞争。需要采用缓冲技术以保证能接收到所有的数据。2004-12-15 清华大学微电子所 《数字大规模集成电路》 周润德第 9 章(1) 第 63 页 在一个复杂电路的设计中,则每秒钟有d To的时间是处在输入信号渡越状态。具有确定性(从一个周期至下一个周期是时不变的)时钟偏差不会引起周期的变化,关键路径经 I1,需要采用中等同步器使与接收模块的时钟同步。因此其数量应尽量少!